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可灵活调整截止日期
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中级
完成时间大约为36 小时
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您将获得的技能

Writing Code in VerilogSimulating FPGA DesignsDesigning FPGA LogicDesigning Test BenchesWriting code in VHDL
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提供方

科罗拉多大学波德分校 徽标

科罗拉多大学波德分校

立即开始攻读硕士学位

此 课程 隶属于 科罗拉多大学波德分校 提供的 100% 在线 Master of Science in Electrical Engineering。如果您被录取参加全部课程,您的课程将计入您的学位学习进程。

教学大纲 - 您将从这门课程中学到什么

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完成时间为 8 小时

Basics of VHDL

完成时间为 8 小时
10 个视频 (总计 48 分钟), 2 个阅读材料, 6 个测验
10 个视频
Why Learn VHDL?1分钟
FPGA Design Flow3分钟
Intro to VHDL: Finite State Machine3分钟
How to speak VHDL, first phrases6分钟
VHDL Assignments, Operators, Types3分钟
VHDL Rules and Syntax, Interface Ports3分钟
VHDL in ModelSim: Download and Install3分钟
VHDL in ModelSim: Adding to your Toolkit6分钟
Submitting VHDL Programming Assignments11分钟
2 个阅读材料
Misson 2-001: Week 1 Readings2小时
Files for Week 1 Programming Assignments10分钟
2 个练习
VHDL Find the Code Errors30分钟
Module 1 Quiz30分钟
2

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完成时间为 12 小时

VHDL Logic Design Techniques

完成时间为 12 小时
10 个视频 (总计 52 分钟), 2 个阅读材料, 6 个测验
10 个视频
Combinatorial Circuits4分钟
Synchronous Logic: Latches and Flip Flops4分钟
Synchronous Logic: Counters and Registers6分钟
Buses and Tristate Buffers3分钟
Modular Designs: Components, Generate and Loops in VHDL3分钟
Test Benches in VHDL: Combinatorial8分钟
Test Benches in VHDL: Synchronous5分钟
Memory in VHDL7分钟
Finite State Machines in VHDL8分钟
2 个阅读材料
Week 2 Readings2小时
Files for Week 2 Programming Assignments10分钟
1 个练习
Module 2 Quiz30分钟
3

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完成时间为 7 小时

Basics of Verilog

完成时间为 7 小时
9 个视频 (总计 92 分钟), 2 个阅读材料, 6 个测验
9 个视频
Your First Verilog phrase11分钟
Verilog Rules and Syntax; Keywords and Identifiers; Sigasi/Quartus editing12分钟
Verilog Statements and Operators16分钟
Verilog Modules, Port Modes and Data Types10分钟
Verilog Structure10分钟
Testing with ModelSim5分钟
Verilog Evaluation11分钟
Submitting Verilog Programming Assignments10分钟
2 个阅读材料
Week 3 Readings1 小时 10 分
Files for Week 3 Programming Assignments10分钟
2 个练习
Verilog Find the Errors20分钟
Module 3 Quiz30分钟
4

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完成时间为 10 小时

Verilog and System Verilog Design Techniques

完成时间为 10 小时
10 个视频 (总计 48 分钟), 2 个阅读材料, 6 个测验
10 个视频
Combinatorial Circuits5分钟
Synchronous Logic: Latches and Flip Flops3分钟
Synchronous Logic: Counters and Registers5分钟
Buses and Tristate Buffers3分钟
Modular Design in Verilog3分钟
Testbenches in Verilog7分钟
Testbenches in Verilog II2分钟
Memory with Verilog4分钟
Verilog Finite State Machines7分钟
2 个阅读材料
Week 4 Readings15分钟
Files for Week 4 Programming Assignments10分钟
1 个练习
Module 4 Quiz30分钟

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